Pregunta: In Verilog, how would you declare a 16-bit output register with an initial valueof ' 5FF' '? What is the missing code?module output_register(output reg 15:0 data;// Missing code here ias" y "pan recién horneado" se metzcla en el airen aendmodule tiendas y puestos de mercado. Cada callejón-escondea. assign data =16 'b5FF;b. initial data =16 'b5FF;c.

In Verilog, how would you declare a $16-$bit output register with an initial value

of $\text{'}5F{F}^{\text{'}}\text{'}?$ What is the missing code?

module output$\_$register$($

output reg $15$:$0$ data

;

$//$ Missing code here ias" $y$ "pan reci$é$n horneado" se metzcla en el airen a

endmodule tiendas y puestos de mercado. Cada callej$ó$n$-$esconde

a$.$ assign data $=16\text{'}$b$5$FF;

b$.$ initial data $=16\text{'}$b$5$FF;

c$.$ assign data $=16\text{'}$h$5$FF;

d$.$ None of the given options

e$.$ initial data $={16}^{\text{'}}h5FF$;