Pregunta: Cree un reloj de 24 horas que muestre horas, minutos y segundos (hms) en las pantallas de siete segmentos. Use el reloj de 50 MHz de Altera y divídalo a 1 Hz como la entrada de su reloj hms. El reloj debe tener un botón de reinicio que ponga a cero las horas, los minutos y los segundos. El reloj debe tener un botón preestablecido que establezca la hora en

Cree un reloj de 24 horas que muestre horas, minutos y segundos (hms) en las pantallas de siete segmentos. Use el reloj de 50 MHz de Altera y divídalo a 1 Hz como la entrada de su reloj hms.

El reloj debe tener un botón de reinicio que ponga a cero las horas, los minutos y los segundos.

El reloj debe tener un botón preestablecido que establezca la hora en 23:59:55

El reloj se demostrará utilizando una de las placas Altera FPGA.

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1. Divisor de reloj: divide el reloj de 50 MHz del sistema Altera hacia abajo para producir un reloj de 1 Hz para controlar la cuenta de segundos.

Use flip flops D y puertas lógicas para crear un

 Dividir por 5 circuito

 Dividir por 10 circuito

Conecte los contadores de división por 5 y 10 para producir la señal de reloj de 1 Hz

Se requiere implementación de esquema de bloques. No se otorgará crédito por circuitos creados con módulos Verilog.

2. Contador decimal (decenas) con desbordamiento: use flip flops D y puertas lógicas para crear un circuito de contador síncrono .

o Secuencia de conteo: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 0, …

Entrada

 Reloj

 Restablecer

 Presto

Salidas

 Contar

 Desbordamiento

Se requiere implementación de esquema de bloques. No se otorgará crédito por circuitos creados con módulos Verilog.

3. Contador de seis con desbordamiento: use flip flops D y puertas lógicas para crear un circuito de conteo síncrono.

o Secuencia de conteo: 0, 1, 2, 3, 4, 5, 0, …

Entrada

 Reloj

 Restablecer

 Preestablecido

Salida

 Contar

 Desbordamiento

o Se requiere la implementación del esquema de bloques. No se otorgará crédito por circuitos creados con módulos Verilog.

4. Tres contadores con desbordamiento: use flip flops D y puertas lógicas para crear un circuito de conteo síncrono .

o Secuencia de conteo: 0, 1, 2, 0, …

Entrada

 Reloj

 Restablecer

 Presto

Salidas

 Contar

 Desbordamiento

Se requiere implementación de esquema de bloques. No se otorgará crédito por circuitos creados con módulos Verilog.

5. Circuitos de visualización de siete segmentos

o Propósito: mostrar las horas, minutos, segundos counto

Puede implementarse con Verilog.

6. Circuito de nivel superior

o Esquema de bloque que contiene instancias de símbolo de bloque del divisor de reloj, contadores y pantallas de siete segmentos

Entrada

 reloj del sistema llamado CLOCK_50

 señal de reinicio – KEY0

 señal preestablecida - KEY1

o Salida: pantallas de siete segmentos para mostrar hh:mm:ss

 Tenga en cuenta que al nombrar los pines de salida debe especificar el ancho del bus

 Ejemplo: HEX0[6..0]

Los detalles de diseño restantes son su elección

Por favor, ayúdame tanto como puedas y asegúrate de etiquetarlo.

en verdad lo aprecio.